Verilog、SystemVerilog、SystemCなど、ハードウェア記述言語についてのブログです。
top.v:6: Can't locate sample module definition
Check the verilog-library-directories variable.
I looked in (if not listed, doesn't exist):
c:/cygwin/home/user/verilog.top.v
// Local Variables:
// verilog-library-extentions:(".v" ".vo")
// End:
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