[SystemVerilog] SystemVerilog for Verification｜SystemVerilog

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[SystemVerilog] SystemVerilog for Verification

一昨年購入したSystemVerilog for Verificationを読んでいます。

Chapter 6: Randomizationを読みながら、ModelSim-Alteraでサンプルコードを試してみたのですが、残念ながらModelSimではランダム機能はサポートされていません。
下記のワーニングが出力されてしまいます。

** Warning: pp144.v(15): (vlog-2186) SystemVerilog testbench feature
(randomization, coverage or assertion) detected in the design.
These features are only supported in Questasim.

ランダム、カバレッジ、アサーションはQuestaでのみサポートされているそうです。
趣味程度の検証ではこれらの機能は使わないとは思いますが、SystemVerilogで強化された検証機能を体験したかっただけに残念です。

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