[verilog-mode] verilog-auto-star

SystemVerilogの.*を使うと、ポート名とネット名が同じであればインスタンス時にわざわざ記述する必要はありません。
記述は簡潔になりますが、他人の書いたコードをデバッグするときにはモジュール間の接続がすぐに分からずに苦労する場合があるかもしれません。

verilog-modeのverilog-auto-starという機能を使うと、.*を展開してくれます。
ただし、この機能はデフォルトでは無効なので、.emacsに下記の設定を追加しておく必要があります。

(setq verilog-auto-star-expand t)

たとえば、下記のようなポートCLK、DIN、DOUTを持つモジュールがあるとします。

module sample (input CLK, input DIN, output DOUT);
   logic ff0, ff1;
   always_ff @(posedge CLK) begin
      ff0 <= DIN;
      ff1 <= ff0;
   end

   assign DOUT = ff1;
endmodule

そして、モジュールsampleを.*を使ってインスタンスしているモジュールがあるとします。

module sample_vt;
    logic   CLK, DIN;
    wire    DOUT;

    sample DUT ( .*);
endmodule

C-c C-aを押すと、下記のように.*を展開してくれます。

module sample_vt;
    logic   CLK, DIN;
    wire    DOUT;

    sample DUT ( .*,
		// Outputs
		.DOUT			(DOUT),			 // Implicit .*
		// Inputs
		.CLK			(CLK),			 // Implicit .*
		.DIN			(DIN));			 // Implicit .*
endmodule

.*を展開した状態で保存しても、自動的に.*に戻してから保存してくれます。