Verilog、SystemVerilog、SystemCなど、ハードウェア記述言語についてのブログです。
load_package flow
set fpga_revision [get_current_revision] ;# FPGAリビジョン名
set hc_revision "${fpga_revision}_hc" ;# HardCopyリビジョン名
execute_flow -compile ;# FPGAリビジョンのコンパイル
execute_hc -create_companion $hc_revision ;# HardCopyリビジョンの作成
set_current_revision $hc_revision ;# HardCopyリビジョンをカレントリビジョンに設定
execute_flow -compile ;# HardCopyリビジョンの設定
** Warning: pp144.v(15): (vlog-2186) SystemVerilog testbench featureランダム、カバレッジ、アサーションはQuestaでのみサポートされているそうです。
(randomization, coverage or assertion) detected in the design.
These features are only supported in Questasim.
#include "svdpi.h"
#include "dpiheader.h"
int c_task(int i, int *o) {
printf("Hello from c_task()\n");
verilog_task(i, o);
*o = 2 * i;
return (0);
}
module hello_top;
int ret;
export "DPI-C" task verilog_task;
task verilog_task(input int i, output int o);
#10;
$display("Hello from verilog_task()");
endtask // verilog_task
import "DPI-C" context task c_task(input int i, output int o);
initial begin
c_task(1, ret);
$display("ret=%d", ret);
end
endmodule // hello_top
# Hello from c_task()
# Hello from verilog_task()
# ret= 2
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